Verilog / SystemVerilog 与 FPGA 实践

背景与问题

长期做软件与算法，想理解硬件层的实现方式：时序、并行与资源约束如何影响设计。

约束

• 自学为主，缺少完整项目环境。
• 需要兼顾可综合性与时序约束。
• 验证方法学（UVM）学习曲线较陡。

方案与架构

从组合逻辑与时序逻辑基础开始，逐步完成计数器、状态机、串口收发等模块；每个模块配套 testbench，再了解 UVM 的验证结构。

关键决策

• 小模块驱动：每个知识点对应一个可综合模块。
• 验证同步：写设计的同时写 testbench，避免“只仿真不验证”。
• 对照软件思维：用状态机与流水线对照软件中的控制流与并行。

结果与度量

完成 HDL 基础与 FPGA 流程练习，形成可综合的模块与测试用例，为端侧 AI 的硬件实现打基础。

技术细节

• 用状态机与 testbench 描述并验证时序行为。
• 练习 SystemVerilog/UVM 的激励、检查与覆盖率思路。
• 走通综合、约束、实现与时序检查的 FPGA 流程。

反思

硬件设计的反馈周期更长，调试更依赖波形。下一步会完整走一次“设计—综合—实现—上板”的闭环。

展示边界与技术安全

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